9月4日，華為公司董事、半導體業務部總裁何庭波再次在中國科學院科技論文預釋出平臺ChinaXiv釋出論文《Huawei’s τ Chip Was Supposed to Melt？》 論文。這是繼5月25日釋出韜定律V1版本（、7月4日更新V2版本之後，何庭波在不到四個月時間內第三次就韜定律發表學術論文。
此次論文的核心議題，是回應半導體行業長期存在的一個技術疑慮：3D堆疊晶片是否必然面臨嚴重的發熱問題論文。
就韜定律引發的行業最新思考，上海證券報記者9月5日專訪了快思慢想研究院院長、原商湯智慧產業研究院創始院長田豐論文。他表示，從5月的理論宣示，到7月的量產資料披露，再到這一次對“發熱”這道最硬技術質疑的正面拆解，韜定律走的是一條越來越難走、也越來越經得起推敲的路。
田豐認為，韜定律能否真正改寫半導體產業的競爭規則，取決於華為之外的產業鏈各方——EDA廠商、封裝裝置商、獨立測試機構、產業與風險資本——能否在標準介面、信任機制與資本紀律這三件事上跟上節奏論文。技術能不能立得住，關鍵取決於設計工具、作業系統、檢測標準這些配套環節能不能跟上，也取決於產業競爭的慣性會不會把工程紀律重新拖回跑分遊戲。這些答案都將在接下來幾年的量產晶片和市場選擇裡逐步揭曉。
上海證券報：何庭波再次更新韜定律論文論文，您覺得和前兩次相比，這次論文內容有什麼新亮點？
田豐：2026年5月25日，何庭波在IEEE國際電路與系統研討會（ISCAS 2026）上發表主旨演講，首次提出“韜（τ）定律”——以時間常數τ的持續壓縮替代傳統制程節點的幾何縮微，作為後摩爾時代晶片效能演進的新原則論文。論文稱，基於這一原則，華為過去六年已設計並量產381款晶片；以麒麟2026為例，在製程節點不變的前提下，透過“邏輯摺疊”等技術，電晶體密度較傳統二維設計提升逾50%，能效提升41%，主頻提升12.7%。華為並預測，到2031年，基於韜定律的高階晶片電晶體密度可達1.4奈米制程的同等水平，且無需依賴對應的先進光刻裝置。
論文釋出後一週內，業內即出現分歧：英偉達CEO黃仁勳公開評價稱，這對華為是技術上的重大突破，但對臺積電“不構成威脅”，他承認這是一種非常優秀的技術路徑，但同時指出臺積電在相關領域的佈局和應用已接近10年，技術積澱深厚且十分先進論文。國內亦有技術評論提出“真問題、真工程，但還不是新定律”的觀點，核心爭議在於該理論與既有三維封裝技術路線的邊界是否清晰、是否經過充分的第三方工程驗證。
2026年7月4日，何庭波釋出V2版論文，篇幅由初版擴充套件為八章結構，首次公開了麒麟2026與量產基準晶片麒麟9030 Pro在同一製程節點下的對標實測資料：工作電壓由1.1V降至0.9V，功耗下降41%，晶片面積縮小37.5%，電晶體密度提升55%，CPU主頻提升13%——論文強調“這些效能差異完全來自架構改變，沒有使用新的光刻工藝”論文。V2同時首次公開了“齒比（Gear Ratio）”概念，並披露了未來四代麒麟、昇騰晶片的演進路線圖：2026至2027年已完成流片，2028至2029年處於流片前階段，主頻目標從當前年均0.05至0.1GHz的增速躍升至2026年的3.1GHz，直至2029年的4GHz。
最新的論文是一次論證方式的根本轉向——從“曬成績單”轉向“拆解機理”，靶心精準對著晶片行業裡最難被說服的那一群人：真正懂電路的工程師論文。
第一，這次更新選擇正面迎戰一個具體、尖銳、行內人第一反應就會提出的技術質疑——三維堆疊會不會把晶片捂熱論文。這個問題之所以難纏，是因為它符合直覺：電晶體堆得更密，發熱源擠在更小的體積裡，溫度理應更高。何庭波團隊沒有迴避，而是把手機晶片拆到NPU、GPU、CPU大核、DSP四個模組，逐一給出實測的電壓、頻率、功耗、功耗密度對比資料。這種自曝家醜式的透明度在企業技術文獻裡並不常見——它甚至專門列出了一個反例：DSP的第一代堆疊方案功耗雖然下降了25%，但因為面積收縮了40%，功耗密度反而上升了24%，直到第二代方案才把密度真正壓下去。
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第二，這次給出的核心解釋，回到了一個晶片設計裡被低估多年的常識——晶片的功耗賬本上，真正的大頭，是訊號在長導線上跑動這件“搬運”的動作，電晶體翻轉這件“計算”本身只佔小頭論文。論文裡打了個很實在的比方：一個上班族一天裡最耗精力的，往往是每天兩趟的通勤，坐在工位上處理的那點事反而佔比有限；一個更極端的例子是大型AI算力叢集，超過80%的電力都耗在資料搬運上，真正用於計算的比例反而是少數。這個規律產業界至少從二十年前先進製程開始受阻於導線延遲起就已知曉，只是過去始終缺少一種能大規模量產驗證的架構手段去對症下藥。 這次的價值，在於用真實量產晶片的資料把這條早就存在的物理規律，第一次系統性地轉化成了可復現的工程結果：摺疊讓訊號跑動的距離縮短兩到七成，時鐘這類最耗電的訊號網路佈線跟著大幅精簡，某個功能模組的時鐘緩衝器數量直接砍掉超過一半，從4.36萬個降到1.9萬個。省電的根源，是搬得少了，算得少不少幾乎無關。縮短導線只是省電的一半原因，另一半、甚至更大的一塊，來自降壓——根據功耗與電壓平方成正比的物理規律，電壓每降低一成，功耗理論上便能下降近兩成。這次論文把這一層機制類比成軟體工程裡的阿姆達爾定律：一段程式能加速多少，取決於其中無法並行的那部分有多大；同樣的道理放到電路里，一塊晶片能靠拆開跑、降壓跑省下多少電，取決於其中必須單線衝刺、無法拆分的部分有多小。NPU、GPU、DSP這類批次處理資料的模組天生適合拆分並行，摺疊騰出的多餘電晶體被直接拿去多造幾個核心、把電壓整體拉低——摺疊後的NPU把原來一大兩小三個核心換成了四個對等的大核，電壓從0.85伏降到0.7伏還跑得更快。CPU大核是最典型的單執行緒角色，無法簡單拆分，摺疊帶來的收益因此只停留在縮短導線這一層，功耗和功耗密度的下降幅度都明顯遜色於NPU和GPU——這背後是阿姆達爾定律早就寫好的物理邊界，與設計團隊用不用心無關。
第三，“節省下來的時間”該花在哪裡，被講成了一道主動選擇題，技術本身只負責騰出預算，不負責替人做決定——同一套摺疊架構，既可以把富餘的時間預算用來降壓降頻省電，也可以反過來榨出更高的效能，代價是功耗密度不降反升論文。這句坦白比任何漂亮資料都更關鍵，因為它把競爭的落點從“這項工藝是不是新發明”，移到了“能不能一代接一代地，把工程紀律堅持貫徹在每一次取捨上”。三維封裝本身在同行眼中早已算不上新技術，把時間紅利持續、剋制地兌現成能效，才是真正難以被短期複製的能力。論文最後用了一則古希臘神話收尾：西西弗斯被罰把巨石推上山頂，石頭一到山頂便滾落山腳，週而復始，永無止境。韜定律治下的晶片工程，走的正是這個節奏——摺疊一次電路，賺回一段時間紅利，把它花在省電上，下一代晶片登場，巨石又滾回山腳，一切重新開始。區別在於，這座山不是原地打轉：每一輪迴圈留下的，是一顆算得更多、燒得更少的晶片，累積的位移才是產業進步真正的樣子。工作永遠做不完，這本身就是這條定律的執行方式，算不上什麼弱點。
上海證券報：從韜定律到韜定律生態論文，市場各方還要怎麼做？
田豐：這是一道需要設計工具、作業系統和檢測標準三方同時補課的系統工程題，任何單一環節掉隊都會讓整個效果打折扣論文。
第一，這次披露的關鍵動作之一，是讓設計工具在做版圖佈局時，同步安排哪些發熱模組該挨著哪些低功耗模組擺放，避免熱點在垂直方向上層層疊加論文。這種“冷熱交錯”的佈局能力，真正需要的是把熱模擬、電壓模擬和版圖佈局這三件過去分開做的事情，揉進同一套設計流程裡同時計算——把現有二維EDA工具簡單改名塞進三維模式，解決不了這個問題。目前市面上還沒有哪家EDA廠商把這套多物理場協同能力做成了成熟的量產工具，這恰恰是留給國內外工具廠商的一塊真空地帶，誰先補上，誰就掌握了三維晶片時代設計環節的話語權。
第二，另一層關鍵機制，是靠排程演算法把原本必須由一顆高頻大核獨自扛住的任務，拆分給更多低功耗小核並行處理，從而把能真正省電的“降壓”這張牌用到底論文。這件事光靠晶片設計團隊做不到，必須讓作業系統的任務排程、編譯工具鏈和晶片架構團隊坐到一起反覆磨合。過去只有做垂直整合、軟硬體一家人的廠商才擅長這種協同，這次的披露等於把門檻擺在了檯面上——國產作業系統和應用生態想真正吃到韜定律的紅利，功夫要下在重新設計任務排程這層軟體上，讓它理解並配合晶片內部這套摺疊架構，簡單適配一顆新晶片遠遠不夠。
第三，DSP那個“面積縮得比功耗快、密度反而先升後降”的反例說明，一顆晶片是否安全，已經不能只看工藝代次或者總功耗這兩個老指標去判斷論文。市場各方——手機整機廠、散熱材料供應商、第三方檢測機構——需要儘快在“功耗密度”和“結溫”這兩個更貼近物理本質的指標上，建立起統一、可比對的測試和認證標準，否則同樣標著某某工藝代次的晶片，實際發熱表現可能天差地別，供應鏈上下游按老指標做的散熱設計和整機測試會集體失靈。
上海證券報：對半導體產業來說論文，韜定律帶來的機遇和挑戰是什麼？
田豐：韜定律把“效能提升”與“光刻製程”兩個變數在一定程度上解耦，這將直接改變半導體產業價值池的分佈位置論文。這是一次價值鏈上“誰能把訊號送得更近”取代“誰能把電晶體做得更小”的機遇視窗。
第一，論文披露的三維互連間距路線圖——這一代的麒麟2026，1.5微米鍵合間距、5000萬個垂直互連，基於成熟的40奈米工藝就已實現；下一代麒麟2027，間距收窄到1微米，互連數量超過1億個；三年之內對齊頂層金屬佈線的720奈米間距，互連數量超過2億個；再往後，目標看向480奈米——相當於給混合鍵合裝置、精密對準和高純度鍵合材料這些環節，鋪出了一條與光刻機進度完全脫鉤的、跨越多代產品的確定性需求曲線論文。這部分此前長期依附在先進製程的陰影下，價值增量有限；現在互連精度本身成了效能競爭的主戰場，相關裝置和材料供應商拿到的是一張獨立的、可持續多年的成長門票。
第二，單執行緒、無法拆分並行的處理器大核，被坦承是這套摺疊技術目前收益最有限的部分，真正把大核功耗壓下去還需要三到五年的高強度攻關論文。這句坦白等於給整個行業畫出了一張明確的技術地圖——誰能率先攻克三維堆疊下的序列電路降壓難題，誰就能拿到當前唯一還沒被啃下來的一塊硬骨頭，這對專注電路設計方法學的科研機構和EDA、IP供應商，是一個具體、可衡量的攻關方向，比空泛地喊"繼續創新"落地得多。
第三，三維堆疊、混合鍵合併非全新技術， 這意味著華為真正的護城河，在於器件、電路、晶片、系統四層協同設計的組織整合能力論文。同一套摺疊架構，既能被調教成省電模式，也能被調教成堆功耗換效能的狂暴模式，物理上兩條路都走得通，選哪條純粹是工程紀律的取捨，這一點已被坦承。這恰恰給整個產業出了一道公開的選擇題——過去，工藝紅利往往被動地體現在跑分數字上，很少有廠商需要證明自己“有意識地”在續航和跑分之間做取捨；現在，誰能把這段可支配的時間預算穩定地投向能效，而不是被市場情緒裹挾著一路堆料衝跑分，誰就能在日趨同質化的效能競賽裡，率先建立起真正難以複製的口碑差異。這對整個產業既是一次自我約束的考驗，也是一次重新定義評測標準的機會——誰先把"能效表現"納入主流評測體系，誰就掌握了下一輪競爭的話語權，這項技術真正的紅利，也會更快地沉澱成使用者能實實在在感知到的續航體驗。
值得一提的是，在近日舉辦的2026積體電路（無錫）創新發展大會上，上證報記者瞭解到，目前國內先進封裝產業鏈景氣度持續攀升，甚至可以用“火爆”形容論文。
先進封裝龍頭長電科技近日也披露了定增再融資方案，擬募資65億元，主要用於高效能運算高階先進封裝平臺擴產等專案及補流論文。
